반도체 패키징

반도체 패키징은 반도체 8대 공정 중 마지막 단계에 해당한다. 전공정을 마친 웨이퍼 상태의 칩은 외부와 전기 신호를 주고받을 수 없으며 충격에 취약하다. 패키징은 이러한 칩을 전자기기에 장착 가능한 형태로 만들고 다음과 같은 주요 역할을 수행한다.

• 전기적 연결(Electrical Connection): 반도체 칩과 외부 시스템을 연결하여 전력을 공급하고 신호를 입출력한다.
• 보호(Protection): 고온, 고습, 진동 등 외부의 기계적·화학적 충격으로부터 회로를 보호한다.
• 열 분산(Heat Dissipation): 칩 동작 시 발생하는 열을 효과적으로 배출하여 안정적인 동작을 돕는다.
• 기계적 연결: 칩을 시스템 기판에 견고하게 고정한다.

반도체 패키지는 칩을 보호하고 연결하기 위해 다양한 소재와 부품으로 구성된다.

패키징 공정은 기술의 변화에 따라 순서가 바뀌거나 통합되기도 하지만, 일반적인 순서는 다음과 같다.

1. 백 그라인딩(Back Grinding): 웨이퍼 뒷면을 갈아 칩의 두께를 얇게 만든다.
2. 웨이퍼 절단(Dicing): 웨이퍼에 배열된 칩을 낱개(Die)로 분리한다.
3. 칩 부착(Die Attach): 분리된 칩을 기판이나 리드프레임 위에 고정한다.
4. 연결(Bonding): 금속선(Wire Bonding)이나 범프(Flip Chip)를 이용해 칩과 기판을 전기적으로 연결한다.
5. 성형(Molding): 화학 수지(EMC)로 칩을 감싸 외형을 완성하고 내부 회로를 보호한다.
6. 최종 테스트: 패키징이 완료된 제품의 성능과 신뢰성을 검사하여 양품을 선별한다.

AI 및 고성능 컴퓨팅(HPC) 시대가 도래함에 따라 미세공정의 물리적 한계를 극복하기 위한 첨단 패키징 기술이 중요해지고 있다.

• TSV(Through Silicon Via): 칩에 미세한 구멍을 뚫어 상하 칩을 수직으로 연결하는 관통 전극 기술이다. 기존 와이어 본딩보다 데이터 전송 속도가 빠르고 소비 전력이 낮다.
• HBM(High Bandwidth Memory): 여러 개의 D램을 TSV 기술로 수직 적층하여 데이터 처리 속도를 극대화한 메모리이다.
• 2.5D/3D 패키징: 서로 다른 기능을 가진 칩들을 하나의 패키지 안에 통합하는 기술이다. TSMC의 CoWoS, 인텔의 Foveros 및 EMIB, 삼성전자의 H-Cube 등이 대표적이다.

과거 패키징은 인건비가 저렴한 지역의 외주 패키징 전문업체(OSAT)가 주로 수행하는 단순 공정으로 여겨졌다. 그러나 패키징 기술이 반도체 성능의 핵심 차별화 요소가 되면서 산업 구조에 변화가 나타나고 있다.

삼성전자, TSMC, 인텔과 같은 파운드리 및 종합반도체업체(IDM)들은 직접 첨단 패키징 기술 개발과 시설 투자에 나서고 있다. 이는 미세공정화가 어려워지면서 패키징을 통해 성능 향상의 돌파구를 찾으려는 전략의 일환이다.